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VLSI概論(第六版)

VLSI概論(第六版)

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9789864632657
謝永瑞
全華圖書
2016年6月07日
173.00  元
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ISBN:9789864632657
  • 叢書系列:大專電子
  • 規格:平裝 / 608頁 / 15.9 x 27.2 cm / 普通級 / 單色印刷 / 六版
  • 出版地:台灣
    大專電子


  • 專業/教科書/政府出版品 > 電機資訊類 > 電子











      本書循序漸進介紹VLSI的設計方法與技巧,全書共分為兩個部份,第一部份共八章,其內容包括1.MOS元件特性,2.CMOS的製成技巧,3.MOS的基本電路介紹,4.電路性能分析,5.CMOS電路設計,6.積體電路設計與佈侷方法,7.低功率與可測試性電路設計,8.子電路系統設計;第二部份則是介紹思源科技所開發的佈侷工具Laker並讓讀者熟悉EDAI工具操作,接著就是針對TANNER做介紹,提供讀者可以進行一個設計計劃與學習的機會。本書適合大學、科大電子、資工科系「超大型積體電路設計」、「VLSI概論」等課程或業界相關人士及有興趣之讀者使用。

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    第一部份 VLSI設計原理與系統設計



    第一章 VLSI與MOS元件 1-1

    1.1 前言 1-2

    1.1-1 積體電路的發展 1-2

    1.1-2 積體電路製作技術簡介 1-4

    1.2 加強型MOS 1-6

    1.2-1 nMOS 1-7

    1.2-2 pMOS 1-9

    1.3 互補式MOS(CMOS) 1-11

    1.4 體效應(Body Effect) 1-12

    1.5 Latch-Up 1-14

    1.6 臨限電壓 1-16

    1.7 小結(Summary) 1-16

    1.8 習題 1-17



    第二 章 CMOS製程技術 2-1

    2.1 積體電路基本製程技術 2-2

    2.1-1 摻雜技術(dopping) 2-3

    2.1.2 氧化技術(oxidation) 2-4

    2.1-3 累晶技術(epitaxial) 2-5

    2.1-4 蝕刻技術(etching) 2-6

    2.1-5 其他相關技術 2-9

    2.2 CMOS製程技術 2-9

    2.2-1 P型阱CMOS技術 2-10

    2.2-2 N型阱CMOS技術 2-14

    2.3 設計規則(design rule) 2-15

    2.4 良率(yield) 2-20

    2.5 小結(Summary) 2-22

    2.6 習題 2-23



    第 三章 MOS基本電路介紹 3-1

    3.1 當開關使用的MOS 3-2

    3.2 MOS基本邏輯電路 3-5

    3.2-1 反相器(inverter) 3-5

    3.2-2 反及閘(NAND gate) 3-8

    3.2-3 反或閘(NOR gate) 3-10

    3.2-4 複合邏輯電路(Compound logic gate) 3-12

    3.2-5 多工器 3-16

    3.2-6 記憶單元 3-18

    3.3 實際電路考慮的問題 3-19

    3.3-1 驅動較大負載的電路 3-20

    3.3-2 電子移轉現象(Electromigration) 3-25

    3.3-3 接線電容進一步的考慮 3-26

    3.4 小結(Summary) 3-27

    3.5 習題 3-28



    第 四章 電路性能分析 4-1

    4.1 電阻估算 4-2

    4.1-1 通道電阻(channel resistance) 4-3

    4-1.2 非長方形物質的電阻值 4-4

    4.2 電容估算 4-5

    4.2-1 閘極電容 4-6

    4.2-2 擴散層電容 4-7

    4.2-3 其他電容 4-9

    4.2-4 導線長度的限制 4-12

    4.3 延遲時間(delay time) 4-13

    4.3-1 上升時間(rise time) 4-16

    4.3-2 下降時間(fall time) 4-17

    4.3-3 電晶體尺寸大小 4-18

    4.3-4 時間延遲的估算 4-19

    4.4 直流轉移曲線 4-22

    4.4-1 雜訊邊限(noise margin) 4-25

    4.5 功率消耗(power dissipation) 4-28

    4.5-1 靜態功率消耗 4-29

    4.5-2 動態功率消耗 4-31

    4.6 CMOS和nMOS的比較 4-33

    4.7 小結(Summary) 4-34

    4.8 習題 4-35



    第五 章 CMOS電路設計 5-1

    5.1 邏輯電路設計 5-2

    5.1-1 時脈靜態邏輯(clocked static logic) 5-2

    5.1-2 動態CMOS邏輯(Dynamic CMOS logic) 5-12

    5.1-3 CMOS骨牌邏輯(CMOS domino logic) 5-20

    5.1-4 管線式電路(pipeline circuit) 5-24

    5.2 設計時考慮的要件 5-25

    5.2-1 電晶體的尺寸大小 5-26

    5-2.2 邏輯閘的輸入個數 5-27

    5.2-3 汲極與源極電容 5-30

    5.3 輸出輸入電路結構(I/O PAD structure) 5-32

    5.3-1 整體架構 5-33

    5.3-2 VDD和VSS PADs 5-35

    5.3-3 輸出PAD(output PAD) 5-35

    5.3-4 輸入PAD(input PAD) 5-36

    5.3-5 三態PAD(tri-state PAD) 5-38

    5.3-6 雙向PAD(bidirectional PAD) 5-40

    5.4 一些特殊CMOS電路 5-41

    5-4.1 虛擬NMOS(Pseudo NMOS) 5-41

    5.4-2 傳輸邏輯(Pass transistor logic) 5-43

    5.4-3 差分開關邏輯(Differential cascode

    voltage switch logic) 5-46

    5.5 各種邏輯電路比較 5-49

    5.6 小結(Summary) 5-51

    5.7 習題 5-51



    第六 章 積體電路設計與佈局方法 6-1

    6.1 佈局法 6-2

    6.2 光罩與條形圖 6-3

    6.2-1 從條形圖到佈局圖 6-6

    6.2-2 基本邏輯電路佈局圖 6-11

    6.2-3 佈局時應注意的問題 6-20

    6.3 設計方式 6-25

    6.3-1 結構化設計 6-26

    6.3-2 閘陣列(gate array)設計 6-28

    6.3-3 標準單元(standard cell)設計 6-31

    6.3-4 全定製(full custom)設計 6-33

    6.3-5 以上三種設計方式的比較 6-34

    6.3-6 可程式邏輯陣列(PLA)設計 6-35

    6.4 設計者的工具箱 6-41

    6.4-1 邏輯層次(logical level) 6-42

    6.4-2 開關層次(switch level) 6-42

    6.4-3 時序層次(timing level) 6-43

    6.4-4 電路層次(circuit level) 6-43

    6.4-5 電路圖編輯器(Schematic Editor) 6-44

    6.4-6 佈局圖編輯器(Layout Editor) 6-44

    6.5 小結(Summary) 6-45

    6.6 習題 6-46



    第 七章 低功率電路設計與可測試性電路設計 7-1

    7.1 低功率電路設計 7-2

    7.1-1 各種功率的消耗 7-2

    7.1-2 低功率電路設計的方向 7-5

    7.1-3 低功率電路設計的電路結構 7-10

    7.2 可測試性電路設計 7-16

    7.2-1 錯誤模型(fault model) 7-17

    7.2-2 測試樣本的產生 7-22

    7.2-3 可測試性(testability) 7-25

    7.2-4 掃瞄設計(scan design) 7-28

    7.2-5 周邊掃瞄標準 7-30

    7.2-6 Scan設計的實踐與問題 7-34

    7.3 小結(Summary) 7-38

    7.4 習題 7-39



    第 八章 子電路系統設計 8-1

    8.1 加法器 8-3

    8.1-1 進位漣波加法器 8-7

    8.1-2 進位漣波加/減法器 8-8

    8.1-3 先行進位加法器(carry look-ahead adder) 8-10

    8.1-4 曼徹司特進位鍊加法器(manchester carry chain

    adder) 8-15

    8.2 乘法器 8-17

    8.2-1 平行乘法器(parallel multiplier) 8-18

    8.2-2 草上飛乘法器(on-the-fly multiplier) 8-20

    8.2-3 管線式乘法器(pipeline multiplier) 8-24

    8.3 計數器 8-29

    8.3-1 非同步計數器 8-30

    8.3-2 同步計數器 8-31

    8.4 記憶體 8-33

    8.4-1 RAM 8-33

    8.4-2 ROM 8-37

    8.5 小結(Summary) 8-39

    8.6 習題 8-39



    第二部份 EDA工具介紹



    第 九章 Laker簡介 9-1

    9.1 關於Laker 9-2

    9.2 設計元件庫與資料庫 9-3

    9.3 高性能佈局編輯器 9-3

    9.4 Logic Browsing 9-4

    9.5 電晶體擺放器 9-5

    9.6 Magic CellTM(MCell) 9-5

    9.7 連結取向的佈局 9-6

    9.8 點對點的繞線器 9-6

    9.9 佈局規則取向的編輯 9-7

    9.10 客製化的平面規劃器 9-7

    9.11 互動式DRC 9-8



    第十章 使用者介面 10-1

    10.1 簡介 10-2

    10.2 使用者介面功能 10-2

    10.3 Laker主視窗 10-3

    10.4 Laker設計視窗 10-4

    10.5 Laker物件選擇方法 10-12



    第十一章 快速使用Laker 11-1

    11.1 簡介 11-2

    11.2 輸入設計 11-2

    11.3 設計規則驅策的佈局 11-4

    11.4 Magic Cell操作 11-9

    11.5 電晶體的串接與擺放 11-12

    11.6 整合佈局自動化 11-18

    11.7 佈線連接 11-20

    11.8 設計驗證 11-27



    第十二章 Tanner Tools Pro簡介 12-1

    12.1 Tanner的設計流程 12-2

    12.2 Tanner Tools Pro在IC設計流程上的地位 12-5

    12.3 Tanner Tools Pro包含的軟體 12-9

    1.-4 系統需求 12-10



    第十三章 S-Edit 13-1

    13.1 S-Edit的視窗介紹 13-2

    13.2 S-Edit的檔案結構 13-8

    13.3 S-Edit設定 13-10

    13.4 開始進行設計 13-15

    13.5 編輯與繪製 13-26

    13.6 電路的聯結 13-33

    13.7 屬性與電路檔案 13-39

    13.8 例子導引 13-46

    13.9 練習 13-60

    13.10 計劃 13-61



    第十四章 L-Edit與LVS 14-1

    14.1 L-Edit的視窗介紹 14-2

    14.2 L-Edit設定 14-7

    14.3 檔案與細胞(cells) 14-23

    14.4 佈局 14-35

    14.5 尋找與編輯 14-43

    14.6 產生層次(generate layers) 14-47

    14.7 剖面圖(cross-section viewer) 14-50

    14.8 例子導引 14-53

    14.9 DRC、EXT、SPR與LVS 14-56

    14.10 DRC 14-57

    14.11 EXT 14-59

    14.12 SPR 14-65

    14.13 CIF與GDSII檔案的轉入與轉出 14-70

    14.14 Lab:SPR的使用 14-72

    14.15 LVS 14-77

    14.16 練習 14-84

    14.17 計劃 14-85



    第十五章 T-Spice與W-Edit 15-1

    15.1 T-Spice的視窗介紹 15-2

    15.2 T-Spice命令工具 15-4

    15.3 W -Edit 15-33

    15.4 W-Edit的視窗介紹 15-33

    15.5 練習 15-43



    第十六章 Lab:四位元加法器 16-1

    16.1 基本單元電路的設計與模擬 16-2

    16.2 基本單元的佈局與驗證 16-13

    16-3 較大區塊電路的驗證 16-17

    16.4 整個系統的驗證 16-19

    16.5 整個系統的佈局與驗證 16-20

    16.6 結論 16-25



    附 錄 教育性晶片 附-1

    數位積體電路 附-2

    類比積體電路 附-4

    備註 附-7

    參考文獻 參-1

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    其 他 著 作