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二樓書籍分類
 
先進微電子3D-IC 構裝(4版)

先進微電子3D-IC

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訂購需時10-14天
9789577638809
許明哲
五南
2020年2月25日
233.00  元
HK$ 221.35
省下 $11.65
 
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ISBN:9789577638809
  • 規格:平裝 / 384頁 / 17 x 23 x 1.92 cm / 普通級 / 全彩印刷 / 4版
  • 出版地:台灣


  • 專業/教科書/政府出版品 > 電機資訊類 > 電子











      在構裝技術尚未完全進入3D TSV量產之前,FOWLP為目前最具發展潛力的新興技術。此技術起源於英飛凌(Infineon)在2001年所提出之嵌入式晶片扇出專利,後續於2006年發表技術文件後,環氧樹脂化合物(EMC)之嵌入式晶片,也稱作扇出型晶圓級構裝(FOWLP),先後被應用於各種元件上,例如:基頻(Baseband)、射頻(RF)收發器和電源管理IC(PMIC)等。其中著名公司包括英飛凌、英特爾(Intel)、Marvell、展訊(Spreadtrum)、三星(Samsung)、LG、華為(Huawei)、摩托羅拉(Motorola)和諾基亞(Nokia)等,許多半導體外包構裝測試服務(OSATS)和代工廠(Foundry),亦開發自己的嵌入式FOWLP,預測在未來幾年,FOWLP市場將有爆炸性之成長。有鑑於此,第三版特別新增第13章扇出型晶圓級(Fan-out WLP)構裝之基本製程與發展概況、第14章嵌入式扇出型晶圓級或面板級構裝(Embedded Fan-out WLP/PLP)技術,以及第15章 3D-IC導線連接技術之發展狀況。在最新第四版特別增加:第16章扇出型面版級封裝技術的演進,第17章3D-IC異質整合構裝技術。


     





    推薦序

    序 文

    致 謝



    第一章 微電子構裝技術概論1

    1. 前言

    2. 電子構裝之基本步驟

    3. 電子構裝之層級區分

    4. 晶片構裝技術之演進

    5. 參考資料



    第二章 覆晶構裝技術(Flip Chip Package Technology)

    1. 前言

    2. 覆晶構裝技術(Flip Chip Technology)介紹

    3. 其他各種覆晶構裝技術

    4. 結論

    5. 參考資料



    第三章 覆晶構裝之 UBM 結構及蝕刻技術

    1. 前言

    2. UBM 結構

    3. UBM 濕式蝕刻製程及設備

    4. 各種 UBM 金屬層之蝕刻方法及注意事項

    5. 結論

    6. 參考資料



    第四章 微電子系統整合技術之演進

    1. 前言

    2. 系統整合技術之演進

    3. 電子數位整合之五大系統技術

    4. 結論

    5. 參考文獻



    第五章 3D-IC 技術之發展趨勢

    1. 前言

    2. 構裝技術之演進

    3. TSV 製作 3D 晶片堆疊的關鍵技術

    4. 結論

    5. 參考文獻



    第六章 TSV 製程技術整合分析

    1. 前言

    2. 導孔的形成(Via Formation)

    3. 導孔的填充(Via Filling)

    4. 晶圓接合(Wafer Bonding)

    5. 晶圓薄化(Wafer Thinning)

    6. 發展 3D 系統整合之各種 TSV 技術

    7. 結論

    8. 參考文獻



    第七章 3D-IC 製程之晶圓銅接合應用

    1. 前言

    2. 晶圓銅接合方式

    3. 銅接合的基本性質(Fundamental Properties of Cu Bonding)

    4. 銅接合的發展(Cu Bond Development)

    5. 結論

    6. 參考資料



    第八章 TSV 銅電鍍製程與設備之技術整合分析(TSV Copper Electroplating Process and Tool)

    1. 前言(Introduction)

    2. TSV 銅電鍍設備(TSV Copper Electroplating Equipment)

    3. TSV 銅電鍍製程(TSV Copper Electroplating Process)

    4. 影響 TSV 導孔電鍍銅填充之因素(Factors Affecting Copper Plating)

    5. 電鍍液之化學成份

    6. TSV 電鍍銅製程之需求

    7. 結論

    8. 參考文獻

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    第九章 無電鍍鎳金在先進構裝技術上之發展

    1. 前言

    2. 無電鍍鎳金之應用介紹

    3. 無電鍍鎳金製程問題探討

    4. 無電鍍鎳製程

    5. 無電鍍(化學鍍)金

    6. 結論

    7. 參考資料



    第十章 環保性無電鍍金技術於電子產業上之發展

    1. 前言

    2. 非氰化物鍍液(Non-Cyanide Bath)的發展狀況

    3. 結論

    4. 參考文獻



    第十一章 無電鍍鈀(Electroless Plating Palladium)技術

    1. 聯氨鍍液(Hydrazine-Based Baths)

    2. 次磷酸鹽鍍液(Hypophosphite Based Baths)

    3. 使用其他還原劑之鍍液

    4. 無電鍍鈀合金

    5. 結論

    6. 參考文獻



    第十二章 3D IC 晶圓接合技術(Overview of 3D IC Wafer Bonding Technology)

    1. 前言

    2. 晶圓對位製程(Wafer Alignment Process)

    3. 晶圓接合製程(Wafer Bonding Process)

    4. 結論

    5. 參考文獻



    第十三章 扇出型晶圓級(Fan-out WLP)構裝之基本製程與發展方向

    1. 前言

    2. Fan-out WLP 基本製造流程

    3. Fan-out WLP 之 RCP 與 eWLP 技術

    4. Fan-out WLP 所面臨的挑戰

    5. 完全鑄模(Fully Molded)Fan-out WLP 技術

    6. Fan-out WLP 的未來發展方向

    7. 結論

    8. 參考資料



    第十四章 嵌入式散出型晶圓級或面版級構裝技術(Embedded Fan-out Wafer/Panel Level Packaging) 1. 嵌入式晶片(Embedded Chips)

    2. FOWLP 的形成(Formation of FOWLP)

    3. RDL 製作方法(RDL Process)

    4. 圓形或方形重新配置之載具的選擇

    5. 介電材料

    6. 膠體材料

    7. 結論

    8. 參考資料



    第十五章 3D-IC 導線連接技術之發展狀況

    1. 前言

    2. 晶片對晶片(C2C)與晶片對晶圓(C2W)堆疊技術

    3. 晶圓對晶圓(W2W)堆疊技術

    4. 結論

    5. 參考資料



    第十六章 扇出型面版級封裝技術的演進

    1. 前言

    2. J-Devices 的 WFOP 技術

    3. Fraunhofer 的 FOPLP 技術

    4. SPIL 的 P-FO 技術

    5. FOPLP 技術必須克服的挑戰

    6. 結論

    7. 參考文獻



    第十七章 3D-IC異質整合構裝技術

    1. 前言

    2. 3D-IC 異質整合技術

    3. 3D-IC FOWLP 的未來發展方向

    4. 結論

    5. 參考資料



    索引



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    序文



      近四十幾年來,半導體的製程一直都遵循著摩爾定律(Moore? Law),每 18 個月 CMOS 製程的單位體積電晶體數目就會增加一倍。以往此種趨勢是利用製程微縮(Scaling)技術而達成,製程微縮除了可以讓電晶體密度倍增之外,也同時加快電晶體的操作速度。然而,在微縮的同時,金屬線寬亦隨之變窄,導致金屬線的單位長度電阻值增加,進而使得金屬線的時間延遲增加。為了解決製程微縮所遇到的效能瓶頸,有許多專家都把解決之道指向使用 TSV製程的 3D-IC 構裝技術。使用 3D-IC 構裝技術可大大縮短微電子元件之導線長度,使得晶片間的傳輸速度加快、雜訊更小、效能更佳,尤其在 CPU 與記憶體(Memory),以及記憶卡應用中的 Flash 與 Controller 間資料的傳輸上,更能突顯 TSV 在縮短內部導線連接路徑所帶來的優勢。此外,現今電子產業在強調多功能、小尺寸行動電子產品的帶動下,3D-IC 的小型化特性,可謂是驅動整體市場發展的首要因素。簡單而言,矽導孔技術(Through Silicon Via, TSV)是在晶圓上以蝕刻(Etch)或雷射(Laser)的方式形成導線連接之導孔(Via),再將導電材料如:銅(Cu)、多晶矽(Poly Silicon)、鎢(W)等填入導孔(Via)中,以形成導電通道,最後將晶圓薄化再加以堆疊(Stacking)及接合(Bonding),進而形成 3D-IC 構裝體。



      根據 Yole D, EMC)之嵌入式晶片,也稱為扇出型晶圓級構裝(Fan-out Wafer Level Package, FOWLP),先後應用於各種元件上,例如:基頻(Baseband),射頻(RF)收發器和電源管理 IC(PMIC)等元件。其中著名公司包括:英飛凌(Infineon)、英特爾(Intel)、Marvell、展訊(Spreadtrum)、三星(Samsung)、LG、華為(Huawei)、摩托羅拉(Motorola)和諾基亞(Nokia)等。許多半導體外包構裝測試服務(OSATS)和代工廠(Foundry),亦開發自己的嵌入式 FOWLP,預測在未來幾年 FOWLP 市場會有爆炸性之成長。有鑑於此,第三版特別新增:第 13 章扇出型晶圓級(Fan-out WLP)構裝之基本製程與發展概況,第 14 章嵌入式扇出型晶圓級或面板級構裝技術。第 15 章 3D-IC 導線連接技術之發展狀況。第四版特別新增:第 16 章扇出型面版級封裝技術的演進,第 17 章 3D-IC 異質整合構裝技術。



      本書第四版更新內容共為 17 章:第 1 章主要介紹半導體電子元件構裝技術之演進。第 2、3 章將針對業界使用覆晶技術(Flip Chip)在晶圓級搆裝上之主要製程,作一系統性探討。第 4、5、6 章,將漸進式介紹 3D-IC 立體構裝技術,內容含括:微電子系統整合技術之演進、3D-IC 技術及市場的發展現況,以及針對目前發展中之各種 TSV 關鍵技術,進行製程技術的整合及分析,並列舉各種 TSV 構裝範例,讓讀者能夠藉由製程流程圖及簡要的文字說明,進而快速掌握 TSV 技術之發展方向。在第 7、8 章中,將對於 TSV 技術中佔成本比重最高的兩大關鍵技術:TSV 銅電鍍填充孔洞(Via Filling)及晶圓銅接合技術(Wafer Bonding),分別以獨立的章節來進行詳細說明,使讀者能夠深刻瞭解此二大技術之發展狀況及市場潛力。第 9、10、11 章,則將介紹近年來業界所推出的低成本濕式化學金屬沉積技術,即無電鍍鎳鈀金沉積技術。第 12 章介紹 3D-IC 晶圓接合技術。第 13、14 章則特別介紹扇出型晶圓級構裝(Fan-out WLP)技術。第 15 章介紹 3D-IC 導線連接技術之發展狀況。第 16 章介紹扇出型面版級封裝技術的演進。第 17 章將介紹最新 3D-IC 異質整合構裝技術。



      本書適合於有志從事半導體製程研發、生產和應用之工程技術人員,以及產品推廣與技術行銷人員閱讀,也可作為研究生及大學高年級學生半導體構裝課程之教科書。本書適用於電子、電機、光電、材枓、化工、機械、應用物理及應用化學等相關系所師生學習之參考用書。

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